IIC协议建模——读写EEPROM

by admin on 2018年11月19日

常青的拉赫简直帅到闹毒

  案例使明德扬设计思想就。IIC协议是殊常用的接口协议,在电子类岗位招聘要求丁不时出现她的身影。关于IIC协议这里就做简单介绍,详细信息请自行百度或查看有关Datasheet,网上资料十分多。该篇博文主要谈哪些下verilog来描述IIC协议,以朗诵写EEPROM为条例带领大家探听下明德扬四段式状态机规范以及优势,另外还有有协调在设计过程遭到总结的经历技术。

拉赫马尼诺夫的《C小调第二钢琴协奏曲》(疑惑脸/),世人简称也“拉二”(豁然开朗脸/),这部作品发表了拉赫的宏大和不足过,奠定了拉氏在浪漫主义音乐史上之身份。当然这些都止是空荡荡的语技术,我未是于吃音乐史划重点做笔记。

  IIC协和时序格式以Datasheet中时常序图的花样供大家参考。IIC协议来同样修时钟线SCL和同一修对线数据总线SDA。SDA于SCL高电平时保持安静,否则便是开始或收尾条件。

本人从不是无与伦比讲究前人贴好标签定好性的东西,不论是文学作品还是音乐作品,或者是更加复杂的人头及物。我再也赞成被来投机大脑判断的,小众也好,大众也罢。

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拉二本身未刹车听了点儿年,两年之流年莫过于会改特别多东西,周遭调序或是人世变更。就连你的身体细胞,两年里也不知死掉又重生了不怎么亿万单。你得说人口之成人是故细胞被新细胞不断替代的进程,也得以说凡是新知不断替代旧识的经过。“求新”是口之一律种植本能。可是对于同样首凝固了底,一成不变的乐曲,两年里自己可对她感知越来越老。它就无更换,可若当转移。它能够包络你的改变域,你虽会连续沉迷于其。

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所谓好之事物都富有这样的特质吧。历久弥新,经久不衰,生生不息。两年里自己有那么些潮想要呢她形容点啊的兴奋,可是连看好时不够,不能够同它们实在心意相通。

  发送端发送1byte多少后,接收端在产一个SCL高电平期间拉低总线表示对,即接收数据成功。

自家记忆刚开听到拉二,是其首先词的高潮部分,因为就片经常于各级动漫或者电影引用。后来找到第一歌词全版,十一分半的时长,远超现代歌曲四分钟之时长。听惯了现代短歌,突然切换11分钟之纯音乐,还确确实实来接触身心不适。这种不适感让自身紧张,11分钟之唱感觉像发一半小时,终于熬至歌词收束的早晚,我才恍然觉得有种分别的失落感,忍不住以去放一任何。

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下一场就是这样平等整个又同样整个,听了少于年。它便比如相同种植毒药,上了瘾,离不丢。可是写乐评却是最好难之事务,其他措施手法如文学作品、绘画、雕塑、电影,都是有形之留存。可是音乐,却不正同等丝痕迹。随着时光之蹉跎消逝,然后无影无踪,归于虚无。他为您带来一样庙会伟大的情的翻云覆雨的震撼,却挥一挥衣袖不携带一样切片云彩,仿佛什么都并未来了。

  以下分别是器件地址为1字节的EEPROM的单字节写及朗诵操作,需要专注的凡DEVICE
ADDRESS段中前四各项稳定是4’b1010,后三各因EEPROM地址信号电平决定(本次试验地点信号引脚均接地,因此后三位吗000),最后一号是朗诵写标志位,低电平写。

有着乐理知识的丁,他好同你道清和声曲式如何培养乐曲情感,同样颇具乐理知识之人数会任明白这些解释。但是对于无经受了乐理训练的人口,这些解释毫无意义。

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每个人,在生命之异阶段会容易上不同的音乐。先哲卢梭在改为文学家和哲学家之前,把他的华年时全部据此当了搜索音乐上。关于音乐,他说过同样句子特别深的语句:“音乐的精神是指向情感的学,音乐源自人类表达激情之急需。”

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乐是灵魂之回声。按照这逻辑,我对拉二底执爱,也许正是坐其对了我二十春之神魄。

  好了,有矣上述五摆时先后图我们即便知道如果怎么了,就是促成这些时序嘛!对于这种串行时序,时间发出先后都操作差异较充分的比方因此状态机实现。每种型操作定义在一个状态被,状态中用差不多个操作则配合计数器实现。整体计划思路如下:先构造时钟信号SCL,这里频率定义也200KHz,而系统时钟有频率为200MHz差分晶振提供,显然要因此到分频计数器。由于SCL高电平期间数据而维持安静,所以我们当分频计数器计数到1/4处拉高SCL,3/4处在拉低SCL,这样做的利益是于收尾计数时刚处在SCL低电平中间点,此处作为数据变化之天天再当不了。

拉二一并产生三只词,交相呼应诠释宣泄在平等种植心态:堵坚韧而隐蔽积聚希望跟力量。

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率先词开篇是一个比较短的序曲,主奏钢琴独奏出八个小节像鸣钟的和弦,从暗淡到沉重,渐高之力度,钟声起迷茫渐渐清晰,然后步步逼近仄喉咙。像教堂的钟声,威严肃穆,却压在你也步亦趋。他于同开始就告知你,这条总长是何其难以走。可是为难走不意味停滞不前。

  有矣钟信号,下一样步就是是经不同之状态实现SDA信号线满足上述时序要求。我们先行来分状态(实际上时序图备受还让咱们标识好了),很明朗综合考虑写及朗诵两栽时序,状态应定义也:初始状态、开始、写控制、响应1、写地址、响应2、写多少、响应3、重新开始、读控制、响应4、读数据、不应、停止。这里描绘控制和朗诵控制就是DEVICE
ADDRESS阶段,唯一的区分在于读写标志位不同。能收看以上状态划分包括写流程分支和读流程分支,可以根据指令用一个标明位加以区分。

钢琴流水的音型引入弦乐组,小调的点子低沉而悲戚,非常浓厚的俄罗斯民族色彩。提琴一拉扯一招的气味深长沉重,就比如长长地吸吐的烟气。你埋头走上前雾霭重重的里程,狂风席卷尘土而来,你前进摸索着走方,骤雨轰然而至,天崩炸裂。

  定义状态参数并动用独热码进行编码:

逐步微骤雨初歇,愁云浓雾散去了些,空气清爽明朗了起。河流蜿蜒而过,长了青苔的田埂,小幼儿在跨越着抓捕蜻蜓的。远处飘来平等丝瓜果香,原来是麦田里的稻草人在蜜语甜言。那些都是绵长的记忆,就像相同详实烟尘终归于消散,它不克重复回了咔嚓!

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掉不失去了。你于狂风中轰着挣扎在怒吼在,钢琴弹的力度震耳欲聋,弦乐配合着,他们共同指责上帝,那是质疑、是抵御,是悲痛欲绝的反攻。席卷而来之危害宛如利剑凌迟。没有同行者,世界上的乃一身的步着诸如只疯犬。

  IIC商事被老是SCL高电平期间即等同次等操作,因此为了吃每个状态且来整数个SCL周期(完整分频计数周期),对每个状态进行较特计数,写控制、地址、写多少、读控制、读数据等计数周期是8,其他也1。另外也确保代码的“健壮性”,也就算是就是发送1byte数后没有响应也不至于挂死在等候响应阶段,设定当每次等待响应等如果响应才进去下一操作,否则回初始状态。由此获得状态转移图(只包括主要流程,转移条件和不响应回到IDLE状态不打起):

举目无亲致死的时刻,忍过去为会见过去,生活还以继续为,似乎一切还还尚无那坏。风与阳光,和好如初。此时主题分中强点儿个音区进行演奏,中音区有矜持不安彷徨不定,高音区刚毅坚定笃笃前行。接着钢琴开始加快速度,和弦乐纠缠在齐,仿佛用身体撞击着困守枷锁,在干净与巴受到浴血重生。

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爱屋及乌二首先词给自己的动难以说,你得感受从身体及精神的利害撞击,极致之根本与窒息,却同时处处埋伏在活力与盼。唯一无转移的凡他贯穿始终的抵御与努力,即使再苦的前路,孤独而惨痛,也无克忘却心系光明

  至此所有的规划工作还已经成功,接下去就根据上述分析编写代码。在编辑代码之前大概介绍明德扬四段式状态机的计划性思想与代码规范:四段式状态机实质齐是当三段式状态机基础上独提出状态转移条件定义的结构。目的是叫设计者一个时刻段才专注让一致起事情,也就是说当设计状态机的上先把状态转移流程规定,而规范用不同之信号名代替,等状态转移流程规定后再行定义转移条件。这样做的其余一个便宜是作基准的信号名可以非常便宜的当持续时序逻辑中行使。其中用于代替条件的信号名要遵循类似如下格式:<state_c>2<state_n>。<>处用状态名代替。

形容拉二的时刻,拉赫正饱受神经衰弱的磨难,抑郁及一身反反复复折磨他。拉二可以说凡是外灵魂之自白,他管心的结与莫可知讲的言语,全都藏匿在音符里,精妙而准。那时他的到底与挣扎,被关二永恒地保留了下去。

完代码如下:

起那几不善我放任拉二的上,感觉身体被绑在惊涛骇浪劲头的桅杆上,浪花卷着大风拍起在脸上,落日晚霞的宏大洒在发梢。心里想就是如此好了吧,死了吧。甘愿堕入这层层叠叠的暮霭,却又不全如此。

  1 `timescale 1ns / 1ps
  2 
  3 module iic_interface#(parameter SCL_CYC = 1000)//200KHz
  4 (
  5     input clk,
  6     input rst_n,
  7     
  8     //用户侧接口
  9     input write_en,//写指令
 10     input read_en, //读指令
 11     input [7:0]share_addr,    //读写复用地址
 12     input [7:0] wri_data,//代写入数据
 13     input wri_data_vld,
 14     
 15     output reg busy,//总线忙信号
 16     output reg [7:0] rd_data,//读回数据
 17     output reg rd_data_vld,
 18     
 19     //仿真用接口
 20     output reg [13:0] state_c,
 21     
 22     //eeprom侧接口
 23     output reg scl, //时钟
 24     input sda_in,
 25     output reg sda_en,
 26     output reg sda_reg
 27     
 28     );
 29     
 30     reg [11:0] div_cnt;
 31     reg high_middle,low_middle;
 32     reg [3:0] bit_cnt;
 33     reg [3:0] N;
 34     //(*keep = "true"*)reg [13:0] state_c;
 35     reg [13:0] state_n;
 36     reg [7:0] wri_byte;
 37     reg rd_flag;
 38     reg [7:0] rd_buf;
 39     reg [13:0] state_c_tmp;
 40     reg [7:0] device_addr_wr_shift;
 41     
 42     wire add_bit_cnt,end_bit_cnt;
 43     wire add_div_cnt,end_div_cnt;
 44     wire idle2start,start2wri_ctrl,wri_ctrl2ack1,ack12addr,addr2ack2,ack22wri_data;
 45     wire wri_data2ack3,ack32stop,ack22re_start,re_start2rd_ctrl,rd_ctrl2ack4;
 46     wire ack42rd_data,rd_data2nack,nack2stop,stop2idle,ack2idle;
 47     reg ack_valid,ack_invalid;
 48     wire [2:0] cs;
 49     wire wri_vld;
 50     wire [7:0] device_addr_rd,device_addr_wr;
 51     wire [7:0] word_addr;
 52     
 53     //状态编码
 54     localparam IDLE     = 14'b00_0000_0000_0001,//1
 55                START    = 14'b00_0000_0000_0010,//2
 56                WRI_CTRL = 14'b00_0000_0000_0100,//4
 57                ACK1     = 14'b00_0000_0000_1000,//8
 58                ADDR     = 14'b00_0000_0001_0000,//10
 59                ACK2     = 14'b00_0000_0010_0000,//20
 60                WRI_DATA = 14'b00_0000_0100_0000,//40
 61                ACK3     = 14'b00_0000_1000_0000,//80
 62                RE_START = 14'b00_0001_0000_0000,//100
 63                RD_CTRL  = 14'b00_0010_0000_0000,//200
 64                ACK4     = 14'b00_0100_0000_0000,//400
 65                RD_DATA  = 14'b00_1000_0000_0000,//800
 66                NACK     = 14'b01_0000_0000_0000,//1000
 67                STOP     = 14'b10_0000_0000_0000;//2000
 68     
 69     //分频计数器 在响应操作直到完成或退出到IDLE中间都计数
 70     always@(posedge clk or negedge rst_n)begin
 71         if(!rst_n)
 72             div_cnt <= 0;
 73         else if(add_div_cnt)begin
 74             if(end_div_cnt)
 75                 div_cnt <= 0;
 76             else 
 77                 div_cnt <= div_cnt + 1'b1;
 78         end
 79         else 
 80             div_cnt <= 0;
 81     end
 82     
 83     assign add_div_cnt = busy == 1;
 84     assign end_div_cnt = add_div_cnt && div_cnt == SCL_CYC - 1;
 85     
 86     //比特计数器
 87     always@(posedge clk or negedge rst_n)begin
 88         if(!rst_n)
 89             bit_cnt <= 0;
 90         else if(add_bit_cnt)begin
 91             if(end_bit_cnt)
 92                 bit_cnt <= 0;
 93             else 
 94                 bit_cnt <= bit_cnt + 1'b1;
 95         end
 96     end
 97     
 98     assign add_bit_cnt = end_div_cnt;
 99     assign end_bit_cnt = add_bit_cnt && bit_cnt == N - 1;
100     
101     always@(*)begin
102         case(state_c)
103             WRI_CTRL:N <= 8;
104             ADDR:N <= 8;
105             WRI_DATA:N <= 8;
106             RD_CTRL:N <= 8;
107             RD_DATA:N <= 8;
108             default:N <= 1;
109         endcase
110     end
111     
112     //---------------------iic时序四段式状态机部分-------------------------
113     
114     //时序逻辑描述状态转移
115     always@(posedge clk or negedge rst_n)begin
116         if(!rst_n)
117             state_c <= IDLE;
118         else 
119             state_c <= state_n;
120     end
121     
122     //组合逻辑描述状态转移条件
123     always@(*)begin
124         case(state_c)
125             IDLE:begin       //空闲状态
126                 if(idle2start)
127                     state_n <= START;
128                 else 
129                     state_n <= state_c;
130             end
131             
132             START:begin    //产生开始条件 即SCL高电平期间SDA拉低
133                 if(start2wri_ctrl)
134                     state_n <= WRI_CTRL;
135                 else 
136                     state_n <= state_c;
137             end
138             
139             WRI_CTRL:begin  //写器件地址和写标志位
140                 if(wri_ctrl2ack1)
141                     state_n <= ACK1;
142                 else 
143                     state_n <= state_c;
144             end
145             
146             ACK1:begin   //等待响应
147                 if(ack12addr)
148                     state_n <= ADDR;
149                 else if(ack2idle)
150                     state_n <= IDLE;
151                 else 
152                     state_n <= state_c;
153             end
154             
155             ADDR:begin  //写存储单元地址
156                 if(addr2ack2)
157                     state_n <= ACK2;
158                 else 
159                     state_n <= state_c;
160             end
161             
162             ACK2:begin   //等待响应2
163                 if(ack22wri_data)   //写操作
164                     state_n <= WRI_DATA;
165                 else if(ack22re_start)//读操作
166                     state_n <= RE_START;
167                 else if(ack2idle)
168                     state_n <= IDLE;
169                 else 
170                     state_n <= state_c;
171             end
172             
173             WRI_DATA:begin   //写数据 8bit
174                 if(wri_data2ack3)
175                     state_n <= ACK3;
176                 else 
177                     state_n <= state_c;
178             end
179             
180             ACK3:begin   //等待响应3
181                 if(ack32stop)
182                     state_n <= STOP;
183                 else if(ack2idle)
184                     state_n <= IDLE;
185                 else 
186                     state_n <= state_c;
187             end
188             
189             RE_START:begin  //若为读操作在响应2后再次构造开始条件
190                 if(re_start2rd_ctrl)
191                     state_n <= RD_CTRL;
192                 else 
193                     state_n <= state_c;
194             end
195             
196             RD_CTRL:begin   //写入存储单元地址和读标志位
197                 if(rd_ctrl2ack4)
198                     state_n <= ACK4;
199                 else 
200                     state_n <= state_c;
201             end
202             
203             ACK4:begin  //等待响应4
204                 if(ack42rd_data)
205                     state_n <= RD_DATA;
206                 else if(ack2idle)
207                     state_n <= IDLE;
208                 else 
209                     state_n <= state_c;
210             end
211             
212             RD_DATA:begin  //读数据 8bit
213                 if(rd_data2nack)
214                     state_n <= NACK;
215                 else 
216                     state_n <= state_c;
217             end
218             
219             NACK:begin  //不响应 无操作即可
220                 if(nack2stop)
221                     state_n <= STOP;
222                 else 
223                     state_n <= state_c;
224             end
225             
226             STOP:begin  //构造停止条件
227                 if(stop2idle)
228                     state_n <= IDLE;
229                 else 
230                     state_n <= state_c;
231             end
232             
233             default:
234                 state_n <= IDLE;
235         endcase
236     end
237     
238     //连续赋值语句定义状态转移条件
239     assign idle2start       = state_c  == IDLE     && (write_en || read_en);
240     assign start2wri_ctrl   = state_c  == START    && end_bit_cnt;  
241     assign wri_ctrl2ack1    = state_c  == WRI_CTRL && end_bit_cnt;
242     assign ack12addr        = state_c  == ACK1     && ack_valid && end_bit_cnt;
243     assign addr2ack2        = state_c  == ADDR     && end_bit_cnt;
244     assign ack22wri_data    = state_c  == ACK2     && ack_valid && !rd_flag && end_bit_cnt;
245     assign wri_data2ack3    = state_c  == WRI_DATA && end_bit_cnt;
246     assign ack32stop        = state_c  == ACK3     && ack_valid && end_bit_cnt;
247     assign ack22re_start    = state_c  == ACK2     && ack_valid && rd_flag && end_bit_cnt;
248     assign re_start2rd_ctrl = state_c  == RE_START && end_bit_cnt;
249     assign rd_ctrl2ack4     = state_c  == RD_CTRL  && end_bit_cnt;
250     assign ack42rd_data     = state_c  == ACK4     && ack_valid && end_bit_cnt;
251     assign rd_data2nack     = state_c  == RD_DATA  && end_bit_cnt;
252     assign nack2stop        = state_c  == NACK     && ack_invalid && end_bit_cnt;
253     assign stop2idle        = state_c  == STOP     && end_bit_cnt;
254     assign ack2idle         = ack_state && ack_invalid;
255     
256 
257     
258     always@(posedge clk or negedge rst_n)begin
259         if(!rst_n)
260             ack_valid <= 0;
261         else if(ack12addr || ack22wri_data || ack32stop || ack22re_start || ack42rd_data || ack2idle)
262             ack_valid <= 0;
263         else if(ack_state && high_middle && !sda_en && !sda_in)
264             ack_valid <= 1;
265     end
266     
267     assign ack_state = state_c == ACK1 || state_c == ACK2 || state_c == ACK3 || state_c == ACK4;
268     
269     always@(posedge clk or negedge rst_n)begin
270         if(!rst_n)
271             ack_invalid <= 0;
272         else if(state_c == NACK && high_middle && !sda_en && sda_in)
273             ack_invalid <= 1;
274         else if(end_bit_cnt)
275             ack_invalid <= 0;
276     end
277     
278     //时序逻辑描述状态输出
279     
280     //scl时钟信号
281     always@(posedge clk or negedge rst_n)begin
282         if(!rst_n)
283             scl <= 0;
284         else if(add_div_cnt && div_cnt == SCL_CYC/4 - 1)
285             scl <= 1;
286         else if(add_div_cnt && div_cnt == SCL_CYC/4 + SCL_CYC/2 - 1)
287             scl <= 0;
288     end
289     
290     //找到scl高低电平中间点
291     always@(posedge clk or negedge rst_n)begin
292         if(!rst_n)
293             high_middle <= 0;
294         else if(add_div_cnt && div_cnt == SCL_CYC/2 - 1)
295             high_middle <= 1;
296         else 
297             high_middle <= 0;
298     end
299     
300     //三态门输出使能
301     always@(posedge clk or negedge rst_n)begin
302         if(!rst_n)
303             sda_en <= 1;
304         else if(idle2start || ack12addr || ack22wri_data || ack32stop || ack22re_start || nack2stop)
305             sda_en <= 1;
306         else if(wri_ctrl2ack1 || addr2ack2 || wri_data2ack3 || rd_ctrl2ack4 || rd_data2nack || ack2idle || stop2idle)
307             sda_en <= 0;
308     end
309     
310     //数据总线输出寄存器
311     always@(posedge clk or negedge rst_n)begin
312         if(!rst_n)
313             sda_reg <= 1;
314         else if(idle2start)
315             sda_reg <= 1;
316         else if((state_c == START || state_c == RE_START) && high_middle)
317             sda_reg <= 0;
318         else if(state_c == WRI_CTRL)
319             sda_reg <= device_addr_wr[7-bit_cnt];
320         else if(state_c == ADDR)
321             sda_reg <= word_addr[7 - bit_cnt];
322         else if(state_c == WRI_DATA)
323             sda_reg <= wri_data[7 - bit_cnt];
324         else if(state_c == STOP && high_middle)
325             sda_reg <= 1;
326         else if(ack22re_start)
327             sda_reg <= 1;
328         else if(state_c == RE_START && high_middle)
329             sda_reg <= 0;
330         else if(state_c == RD_CTRL)
331             sda_reg <= device_addr_rd[7- bit_cnt];
332         else if(ack_state)
333             sda_reg <= 0;
334         else if(nack2stop)
335             sda_reg <= 0;
336     end
337     
338     assign device_addr_wr = {4'b1010,cs,1'b0};
339     assign cs             = 3'b000;
340     assign word_addr      = share_addr;
341     assign device_addr_rd = {4'b1010,cs,1'b1};
342     
343     //读取数据缓存
344     always@(posedge clk or negedge rst_n)begin
345         if(!rst_n)
346             rd_buf <= 0;
347         else if(state_c == RD_DATA && high_middle)
348             rd_buf <= {rd_buf[6:0],sda_in};
349     end
350     
351     //读数据有效指示
352     always@(posedge clk or negedge rst_n)begin
353         if(!rst_n)
354             rd_data_vld <= 0;
355         else if(rd_data2nack)
356             rd_data_vld <= 1;
357         else 
358             rd_data_vld <= 0;
359     end
360     
361     //读数据输出
362     always@(posedge clk or negedge rst_n)begin
363         if(!rst_n)
364             rd_data <= 0;
365         else 
366             rd_data <= rd_buf;
367     end
368     
369     //读标志位
370     always@(posedge clk or negedge rst_n)begin
371         if(!rst_n)
372             rd_flag <= 0;
373         else if(read_en)
374             rd_flag <= 1;
375         else if(rd_flag && (stop2idle || state_c == IDLE))
376             rd_flag <= 0;
377     end
378     
379     //总线忙信号
380     always@(posedge clk or negedge rst_n)begin
381         if(!rst_n)
382             busy <= 0;
383         else if(write_en || read_en)
384             busy <= 1;
385         else if(busy == 1 &&(stop2idle || state_c == IDLE))
386             busy <= 0;
387     end
388     
389 endmodule

人啊一生都以和协调加油,在流浪中覆灭、重生。活在即顶伟大。

   可以望状态机部分逐个分为:时序逻辑描述状态转移,组合逻辑描述状态转移条件,连续赋值定义状态转移条件和时序逻辑描述状态相关输出。并且至始至终使用state_c和state_n两独信号表示现态和次态,使逻辑更是清晰。接口部分为便利仿真和调剂,加入状态信号state_c。这里提到到一个双向端口sda,用三单信号:输出使能sda_en,输出寄存器sda_reg和输入缓存sda_in表示。在顶层模块中采取这三只信号通过三态门的样式为起,关于三态门之采取细节及虚伪艺术稍后讲述。

  先筹外模块和顶层模块,之后对顶层模块进行虚伪测试,这时观察各个模块中信号数值分析排查问题。有矣时序接口模块,在不利是情况下,已经可以兑现对EEPROM的读写操作。现在肯定规划目的,我们而兑现EEPROM的同字节约数据读写,因此可以透过按键发送指令向EEPROM中某地址被描绘副随便一个数额,之后用其他一个按键发送读指令以刚刚写副地址被数量读出的方证明读写操作是否正规干活。编写控制模块(控制模块仅实现IIC总线空闲时才应操作,实际上用按键方式犹豫时距离较丰富,不会见产出多只命抢占总线的情事,这里设计控制模块是为了适应其他场所还是效益扩展用途)

 1 `timescale 1ns / 1ps
 2 
 3 module iic_ctrl(
 4     input clk,
 5     input rst_n,
 6     input local_rd,
 7     input local_wr,
 8     
 9     input iic_busy,
10     output reg com_rd,
11     output reg com_wr
12     );
13     
14     wire ready;
15     
16     assign ready = !iic_busy;
17     
18     //写命令
19     always@(posedge clk or negedge rst_n)begin
20         if(!rst_n)
21             com_wr <= 0;
22         else if(local_wr && ready)//iic总线空闲时才响应操作
23             com_wr <= 1;
24         else 
25             com_wr <= 0;
26     end
27     
28     //读命令
29     always@(posedge clk or negedge rst_n)begin
30         if(!rst_n)
31             com_rd <= 0;
32         else if(local_rd && ready)
33             com_rd <= 1;
34         else 
35             com_rd <= 0;
36     end
37     
38     
39 endmodule

   剩下只需要投入按键消抖模块,并拿按键消抖模块,控制模块还有时序接口模块都例化在顶层文件中即可。按键消抖模块于之前的博文被起叙,这里运用计数器配合状态标志位的计实现。需要证明的是大半个按键使用一个按键消抖模块的宏图方法:只待用信号位富有定义为可转换参数。

 1 `timescale 1ns / 1ps
 2 
 3 module key_filter
 4 #(parameter DATA_W    = 24,
 5             KEY_W     = 2,
 6             TIME_20MS = 4_000_000)
 7 (
 8    input clk    ,
 9    input rst_n  ,
10    input [KEY_W-1 :0] key_in ,    //按键 按下为低电平
11    output reg [KEY_W-1 :0] key_vld 
12 );
13 
14     reg [DATA_W-1:0] cnt;
15     reg flag;
16     reg [KEY_W-1 :0] key_in_ff1;
17     reg [KEY_W-1 :0] key_in_ff0;
18 
19     wire add_cnt,end_cnt;
20     
21     //延时计数器
22     always  @(posedge clk or negedge rst_n)begin
23         if(rst_n==1'b0)
24             cnt <= 0;
25         else if(add_cnt)begin
26             if(end_cnt)
27                 cnt <= 0;
28             else
29                 cnt <= cnt + 1'b1;
30         end
31         else
32             cnt <= 0;
33     end
34     //按下状态才计数,松手清零
35     assign add_cnt = flag == 1'b0 && (key_in_ff1 != 2'b11); 
36     assign end_cnt = add_cnt && cnt == TIME_20MS - 1;
37     
38     //计数标志位,0有效 为了只计数一个周期
39     always  @(posedge clk or negedge rst_n)begin 
40         if(rst_n==1'b0)begin
41             flag <= 1'b0;
42         end
43         else if(end_cnt)begin
44             flag <= 1'b1;
45         end
46         else if(key_in_ff1 == 2'b11)begin//松手重新清零
47             flag <= 1'b0;
48         end
49     end
50     
51     //同步处理
52     always  @(posedge clk or negedge rst_n)begin 
53         if(rst_n==1'b0)begin
54             key_in_ff0 <= 0;
55             key_in_ff1 <= 0;
56         end
57         else begin
58             key_in_ff0 <= key_in    ;
59             key_in_ff1 <= key_in_ff0;
60         end
61     end
62 
63     //输出有效
64     always  @(posedge clk or negedge rst_n)begin 
65         if(rst_n==1'b0)begin
66             key_vld <= 0;
67         end
68         else if(end_cnt)begin
69             key_vld <= ~key_in_ff1;
70         end
71         else begin
72             key_vld <= 0;
73         end
74     end
75     
76 endmodule

 顶层模块例化子模块:

  1 `timescale 1ns / 1ps
  2 
  3 module eeprom_top(
  4     
  5     input sys_clk_p,
  6     input sys_clk_n,
  7     input rst_n,
  8     input [1:0] key,
  9     //仿真接口
 10     output sda_en,
 11     output [13:0] state_c,
 12     
 13     //EEPROM接口
 14     output scl,
 15     inout sda
 16     );
 17     
 18     wire sys_clk_ibufg;
 19     (*keep = "true"*)wire busy;
 20     (*keep = "true"*)wire read,write;
 21     wire [7:0] rd_data;
 22     wire rd_data_vld;
 23     (*keep = "true"*)wire sda_reg,sda_in;
 24     (*keep = "true"*)wire [1:0] key_vld;
 25     //(*keep = "true"*)wire sda_en;
 26     //(*keep = "true"*)wire [13:0] state_c;
 27     wire [39:0] probe0;
 28     
 29     IBUFGDS #
 30     (
 31     .DIFF_TERM ("FALSE"),
 32     .IBUF_LOW_PWR ("FALSE")
 33     )
 34     u_ibufg_sys_clk
 35     (
 36     .I (sys_clk_p),     //差分时钟的正端输入,需要和顶层模块的端口直接连接
 37     .IB (sys_clk_n),    // 差分时钟的负端输入,需要和顶层模块的端口直接连接
 38     .O (sys_clk_ibufg)  //时钟缓冲输出
 39     );
 40     
 41     
 42     key_filter
 43     #(.DATA_W(24),
 44       .KEY_W(2),
 45       .TIME_20MS(4_000_000))
 46     key_filter
 47     (
 48        .clk (sys_clk_ibufg)   ,
 49        .rst_n(rst_n)  ,
 50        .key_in (key),    //按键 按下为低电平
 51        .key_vld(key_vld) 
 52     );
 53     
 54     iic_ctrl iic_ctrl(
 55     .clk(sys_clk_ibufg),
 56     .rst_n(rst_n),
 57     .local_wr(key_vld[1]),
 58     .local_rd(key_vld[0]),
 59     
 60     .iic_busy(busy),
 61     .com_rd(read),
 62     .com_wr(write)
 63     );
 64     
 65     iic_interface
 66     #(.SCL_CYC(1000))
 67     iic_interface(
 68     .clk(sys_clk_ibufg),
 69     .rst_n(rst_n),
 70     
 71     //用户侧接口
 72     .write_en(write),  //写指令
 73     .read_en(read),    //读指令
 74     .share_addr(8'h15),//读写复用地址
 75     .wri_data(8'h32),  //待写入数据
 76     .wri_data_vld(1'b1),
 77     .busy(busy),       //总线忙信号
 78     .rd_data(rd_data), //读回数据
 79     .rd_data_vld(rd_data_vld),
 80     //仿真接口
 81     .state_c(state_c),
 82     //eeprom侧接口
 83     .scl(scl), //时钟
 84     .sda_in(sda_in),
 85     .sda_en(sda_en),
 86     .sda_reg(sda_reg)
 87     );
 88     
 89     //三态门
 90     assign sda    = sda_en ? sda_reg : 1'bz;
 91     assign sda_in = sda;
 92     
 93     ila_0 ila_0 (
 94     .clk(sys_clk_ibufg), // input wire clk
 95     .probe0(probe0) // input wire [39:0] probe0
 96 );
 97 
 98     assign probe0[13:0] = state_c; //14bit
 99     assign probe0[14] = busy;
100     assign probe0[15] = scl;
101     assign probe0[16] = sda_en;
102     assign probe0[17] = sda_reg;
103     assign probe0[18] = sda_in;
104     assign probe0[19] = write;
105     assign probe0[20] = read;
106     assign probe0[39:21] = 0;
107     
108 endmodule

  看一下软件分析出的规律图结构(ILA
IP核是从此加上的):

图片 9

  此处详细说明下双向端口使用:顶层模块中确立三态门结构,在出口使能立竿见影时作为出口端口,无效是呈现高阻态,此时用作输入端口,由sda_in信号读取数值。那双向端口如何仿真呢?很简短,在测试文件被吗组织一个三态门结构,而输出使能信号也设计中输出使能信号的相反值,这样以筹划受到该端口呈现高阻态时,正好在测试文件被相应端口作为出口的品。可以小心到本人以顶层模块中入了点滴单假接口:state_c和sda_en,方便在测试文件中找到为来响应的职务。测试文件如下:

  1 `timescale 1ns / 1ps
  2 
  3 module eeprom_top_tb;
  4     
  5     reg sys_clk_p,sys_clk_n;
  6     reg rst_n;
  7     reg [1:0] key;
  8     
  9     wire scl;
 10     wire sda;
 11     wire sda_en;//高电平时待测试文件为输出
 12     
 13     reg [15:0] myrand;
 14     reg sda_tb_out;
 15     wire [13:0] state_c;
 16     
 17     eeprom_top eeprom_top(
 18     .sys_clk_p(sys_clk_p),
 19     .sys_clk_n(sys_clk_n),
 20     .rst_n(rst_n),
 21     .key(key),
 22     .sda_en(sda_en),
 23     .state_c(state_c),
 24     .scl(scl),
 25     .sda(sda)
 26     );
 27     
 28     assign sda = (!sda_en) ? sda_tb_out : 1'bz;
 29     
 30     parameter CYC = 5,
 31               RST_TIME = 2;
 32     
 33     defparam eeprom_top.key_filter.TIME_20MS = 200;
 34     
 35     initial begin
 36         sys_clk_p = 0;
 37         forever #(CYC/2) sys_clk_p = ~sys_clk_p;
 38     end
 39     
 40     initial begin
 41         sys_clk_n = 1;
 42         forever #(CYC/2) sys_clk_n = ~sys_clk_n;
 43     end
 44     
 45     localparam IDLE     = 14'b00_0000_0000_0001,
 46                START    = 14'b00_0000_0000_0010,
 47                WRI_CTRL = 14'b00_0000_0000_0100,
 48                ACK1     = 14'b00_0000_0000_1000,
 49                ADDR     = 14'b00_0000_0001_0000,
 50                ACK2     = 14'b00_0000_0010_0000,
 51                WRI_DATA = 14'b00_0000_0100_0000,
 52                ACK3     = 14'b00_0000_1000_0000,
 53                RE_START = 14'b00_0001_0000_0000,
 54                RD_CTRL  = 14'b00_0010_0000_0000,
 55                ACK4     = 14'b00_0100_0000_0000,
 56                RD_DATA  = 14'b00_1000_0000_0000,
 57                NACK     = 14'b01_0000_0000_0000,
 58                STOP     = 14'b10_0000_0000_0000;
 59     
 60     initial begin
 61         rst_n = 1;
 62         #1;
 63         rst_n = 0;
 64         #(CYC*RST_TIME);
 65         rst_n = 1;
 66     end
 67     
 68     initial begin
 69         #1;
 70         key = 2'b11;
 71         #(CYC*RST_TIME);
 72         #(CYC*10);
 73         
 74         press_key_wr;
 75         #120_000;
 76         press_key_rd;
 77         #80_000;
 78         $stop;
 79     end
 80     
 81     //构造响应条件
 82     always@(*)begin
 83         if(state_c == ACK1 || state_c == ACK2 || state_c == ACK3 || state_c == ACK4)
 84             sda_tb_out <= 0;
 85         else 
 86             sda_tb_out <= 1;
 87     end
 88     
 89     task press_key_wr;
 90     begin
 91         repeat(20)begin//模拟抖动过程
 92             myrand = {$random}%400;
 93             #myrand key[1] = ~key[1];
 94         end
 95         key[1] = 0;
 96         #3000;
 97         repeat(20)begin
 98             myrand = {$random}%400;
 99             #myrand key[1] = ~key[1];
100         end
101         key[1] = 1;
102         #3000;
103     end
104     endtask
105     
106     task press_key_rd;
107     begin
108         repeat(20)begin//模拟抖动过程
109             myrand = {$random}%400;
110             #myrand key[0] = ~key[0];
111         end
112         key[0] = 0;
113         #3000;
114         repeat(20)begin
115             myrand = {$random}%400;
116             #myrand key[0] = ~key[0];
117         end
118         key[0] = 1;
119         #3000;
120     end
121     endtask
122     
123 endmodule

  我的开发板使用差分晶振作为系统时钟,在测试文件被为要是为不同分信号的形式给闹时钟。与单端时钟唯一的别在为来片只新起值不同周期同的钟信号。其中以找到响应位置,引入状态编码,并在用为有响应的时刻拉低总线。运行行为仿真:

整布局:

图片 10

写操作:

图片 11

读操作:

图片 12

  读写操作过程被状态转移、比特计数器、sda

、scl这些骨干信号数据正常,仿真通过。实际上这是计划过程被相遇些稍题目,修改代码后底结果。下一致步要在线调试了,这里是本篇博文最后一个重点要验证的情。以往己会见利用上加属性的艺术(*mark_debug

“true”*)标志要考察的信号,再以综合后以debug设置引导引入调试IP核。经过试验发现调试核的引入是经过长约束的方实现的,而且当要观察别的信号时该约束部分必须改变否则报错,所以这边用IP核例化调试探测流程,直接以IP
catalog中生成ILA
IP核。这里发出一个稍技巧:生成IP核是才以一个探针信号,并将各类富有装置的可比生,且使OOC方式。在例化IP核后利用是信号的不同位富有部分连接要在线观察的信号。这样可以避免以数综合、布局布线的长河中更编译ILA
IP核部分,节约时间。

  打开硬件管理器,下载bit流后自行打开调试界面。设置点条件观察波形,这里可以生便宜的利用状态信号的不等状态设置点条件。

写操作:

图片 13

 读操作:图片 14

图片 15

  写副数据定义也8’h32,读取bit依次是0011_0010,即为32,说明对用写副数据读出。大家好当本次试验基础及扩大,比如实现页写模式,或是使用串口来发送读写指令并宣读回数据等。经过此次博文,掌握了IIC协议的四段式状态机实现方式,双向端口的三态门结构以及伪艺术,并会灵活运用ILA
IP核进行在线调试。希望大家与本人一样获取累累。欢迎交流~

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